卷首語
1965年4月，“73式”可編程算法初步驗證完成後，研發團隊麵臨核心挑戰：抽象的加密邏輯需依托硬件實體落地，而野戰、邊防、鐵路調度等場景對設備的運算速度、環境適應性、通信兼容性提出差異化要求。此時，設計適配算法需求與多場景的硬件總體方案，成為連接“算法理論”與“實用設備”的關鍵橋梁。這場為期1個半月的方案設計，通過分層架構、明確組件功能與穩定連接邏輯，構建起“運算存儲控製接口”一體化的硬件體係，不僅支撐了後續原型機組裝，更奠定了我國早期軍用電子密碼機的硬件設計範式。
一、硬件方案設計的背景與核心目標
可編程算法驗證完成後，王工團隊硬件板塊總負責）梳理出算法對硬件的核心需求：需支持37階矩陣乘法運算速度≥0.7μs次）、128位動態密鑰生成隨機數生成速度≥1次μs）、19組模塊協同數據交互延遲≤0.1μs），同時需適配40c至50c環境、10500hz震動場景，硬件方案需兼顧性能與適應性。
基於場景需求與19項核心指標，團隊明確三大設計目標：一是架構適配性，硬件架構需匹配算法模塊劃分如運算單元對應矩陣模塊、存儲單元對應程序數據區），支持組件獨立升級；二是功能明確性，各組件功能邊界清晰如運算組件不負責存儲、控製組件不參與加密），避免功能耦合；三是連接穩定性，組件間數據控製信號傳輸錯誤率≤0.001，確保加密流程無中斷。
設計工作由王工牽頭，組建5人專項小組：王工整體架構設計，把控方案方向）、趙工運算組件設計，熟悉矩陣運算硬件實現）、孫工存儲組件設計，參與磁芯存儲器調研）、劉工接口組件設計，負責通信與配置接口）、周工控製組件設計，擅長時序同步），覆蓋“運算存儲接口控製”全環節。
設計周期規劃為1個半月1965.5.11965.6.15），分三階段：第一階段5.15.10）梳理算法需求與場景約束，確定架構框架；第二階段5.116.5）設計組件功能與連接方式，繪製原理圖；第三階段6.66.15）開展方案評審與優化，形成最終方案，銜接原型機組裝。
啟動前，團隊明確核心約束：硬件總成本≤3萬元單台設備）、總功耗≤35邊防哨所供電限額）、設備尺寸≤50x40x20適配裝甲車輛哨所安裝），這些約束成為方案設計的重要邊界。
二、硬件架構的整體設計
王工團隊基於“分層解耦”理念，設計“四層三總線”硬件架構，各層組件功能獨立且通過總線高效連接，架構可擴展性強。
第一層：核心運算層，負責加密算法的核心運算，包含3個組件——矩陣運算單元支持37階矩陣乘法，由1369個晶體管構成）、密鑰生成單元集成隨機數發生器與密鑰運算模塊）、輔助運算單元處理模256運算、異或擾動等基礎運算），運算速度均≥0.7μs次，滿足算法運算需求。
第二層：存儲層，負責程序與數據存儲，采用16kc1964型），按功能分區——程序區8kb，存儲19組模塊代碼）、數據區4kb，存儲密鑰與臨時緩存）、備份區4kb，存儲程序備份與配置參數），存儲讀寫速度≥0.8μs次，適配算法數據交互需求。
第三層：接口層，負責設備與外部的交互，包含2類接口——通信接口支持短波電台、有線通信，數據速率12009600波特）、本地配置接口通過麵板按鍵與指示燈，支持參數輸入與狀態查看），接口均具備抗電磁乾擾設計銅網屏蔽），適配野戰通信場景。
第四層：控製層，負責硬件係統的時序同步與異常處理，包含主控單元基於國產tt邏輯芯片，生成1hz主時鐘）、異常檢測單元監測組件故障，觸發報警或降級），控製信號傳輸延遲≤0.05μs，確保各層組件時序一致，5月10日形成《硬件架構框架報告》，明確各層組件構成。
三、曆史補充與證據：硬件架構設計檔案
1965年5月的《“73式”電子密碼機硬件架構設計檔案》檔案號：jy1965001），現存於軍事通信技術檔案館，包含架構分層圖、組件參數表、總線設計說明，共32頁，由王工、趙工共同繪製，是架構設計的核心憑證。
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檔案中“架構分層圖”采用自上而下繪製：頂層標注“控製層主控+異常檢測）”，中層為“存儲層磁芯存儲器）”與“接口層通信+配置）”，底層為“運算層矩陣+密鑰+輔助運算）”，箭頭標注總線連接數據總線、控製總線、電源總線），各層組件標注型號如矩陣運算單元用yx1965型異或芯片）。
組件參數表詳細記錄：“矩陣運算單元晶體管數量1369個北京電子管廠3ag1型），運算速度0.7μs次；密鑰生成單元含3ag1晶體管噪聲源，隨機數生成速度1次μs；磁芯存儲器容量16kb，讀寫速度0.8μs次；通信接口支持短波1200波特、有線9600波特”，參數與算法需求精準匹配。
總線設計說明標注：“數據總線寬度16位，連接運算層、存儲層、接口層，傳輸速率1hz；控製總線寬度8位，連接控製層與其他三層，傳遞時序信號；電源總線分5v運算存儲）、12v接口），獨立供電避免乾擾”，總線參數確保信號傳輸穩定。
檔案末尾“架構評審記錄”顯示：5月10日，內部評審確認架構覆蓋算法需求，無組件功能缺失，可進入組件功能設計階段，記錄有王工、孫工簽名，日期為5月10日。
四、核心組件的功能定義
趙工團隊基於架構框架，詳細定義各核心組件功能，確保每個組件僅負責單一核心任務，與算法模塊一一對應。
矩陣運算單元：功能為執行37階矩陣乘法與逆變換，接收存儲層傳來的矩陣參數18）與分組向量，通過16位乘法器yx1965型）與累加器j1965型）完成運算，運算結果經模256處理後傳輸至數據區，支持並行處理2組向量，運算錯誤率≤0.0001，對應算法中的“矩陣變換模塊”。
密鑰生成單元：集成隨機數發生器陳工優化後的3ag1晶體管噪聲源）與密鑰運算模塊，接收控製層的生成指令，結合設備編號與時間戳生成128位動態密鑰，密鑰存儲至數據區保密地址0x50000x507f），生成速度1次μs，對應算法中的“密鑰動態生成器”。
磁芯存儲單元：功能為存儲程序代碼與數據，程序區0x00000x1fff）存儲19組模塊代碼，數據區0x40000x7fff）存儲密鑰、分組向量等臨時數據，備份區0x80000x8fff）存儲程序備份與配置參數，支持硬件地址鎖定程序區僅讀），防止代碼篡改。hz主時鐘），控製組件間數據交互如觸發運算單元讀取存儲數據），接收異常檢測單元的故障信號，觸發降級或報警如矩陣單元故障時切換至備用運算邏輯），時序同步誤差≤0.02μs，確保各組件協同運行。
五、組件間的連接方式設計
孫工團隊基於“總線化”理念，設計數據、控製、電源三類總線，明確組件間連接邏輯，確保信號傳輸穩定、無乾擾。
數據總線連接：采用16位並行數據總線db0db15），連接運算層矩陣、密鑰單元）、存儲層磁芯存儲器）、接口層通信接口），傳輸速率1hz，數據傳輸時通過“握手信號”req請求、ack應答）確保同步，如存儲層向矩陣單元傳輸數據時，先發送req信號，矩陣單元準備就緒後發送ack，再傳輸數據，交互延遲≤0.08μs。
控製總線連接：采用8位並行控製總線cb0cb7），由控製層主控單元發起，連接所有組件，傳遞時序信號時鐘、複位）與控製指令如“運算啟動”“密鑰更新”），控製信號采用“高電平有效”，且附加奇偶校驗位cb7），錯誤率≤0.0001，避免指令誤判。
電源總線連接：采用獨立電源總線，運算層與存儲層供電5v電流≤5a），接口層供電12v電流≤2a），控製層供電5v電流≤1a），各總線串聯1a保險絲與ei濾波器，防止某組件短路影響整體，電源紋波≤50v，確保組件供電穩定。
物理連接設計：組件間采用鍍金引腳連接器北京無線電元件廠cj1965型），接觸電阻≤10Ω，避免氧化導致接觸不良；電路板間采用屏蔽電纜連接銅網編織屏蔽層），減少電磁乾擾，電纜長度≤30，控製信號衰減≤1db，確保傳輸質量。